@贲馥17377316383
求用两片74ls138设计一个四位全加器的电路图??谢谢 -
******2872毛董 如果是设来计四位加法器还可以,但已经很麻烦了.可是设计全加器自是不能的,因全加器有5个变量,译码器要有32个输出端,而百两片74LS138却只有16个输出端,怎么做?那需要4片,那电路可麻烦死度了,也没有意义画这么复杂的电路了.知 可现在的问道题是,两片74LS138是做不来的,这是谁出的鬼题?
@贲馥17377316383
如何用四个全加器构成一个并行进位加法器电路图.全加器用符号表示,不要求其内部结构 -
******2872毛董[答案] 我已经做好的,全加器你自己弄吧……
@贲馥17377316383
用门电路实现一位全加器要怎么做,逻辑图要怎样画!谢谢!
******2872毛董 用verilog编写的数据选择器:module multiplexer8_to_1(OUT,A2,A1,A0,D7,D6,D5,D4,D3,D2,D1,D0); output OUT; reg OUT; input D7,D6,D5,D4,D3,D2,D1,D0; input A2,A1,A...
@贲馥17377316383
急求全加器问题 -
******2872毛董 见下图 追问: 看不见图!郁闷! 回答: 全加器 的 逻辑 式为: 它有三个 输入变量 ,加数A和B以及低位的进位信号C0,所以选用一个ROM,确定三个 地址线 ,分别代表A、B和C0.从输出位线中选二个,分别代表Si和Ci.于是可以确定或 矩阵 中的存储单元,为了简单起见,不画出MOS管,接通的MOS管用小黑点表示,如下图所示,这个简化图称为阵列图. 补充: 与非门 的我重传 补充: 再发一个用数据选择器实现全加器的吧用双四选一数据选择器74LS153实现一位全加器其 逻辑电路 如图所示.
@贲馥17377316383
数电实验中要求设计一个用最简与非门的全加器.求解? -
******2872毛董 先列真值表,再求表达式,将表达式转化成与非格式,最后就能画出来电路图了,典型的组合逻辑电路. A+B+CI=S+CO, 其中,A、B是加数,CI是前进位,S是和,CO是后进位. 有字数限制,想给你画,也画不了
@贲馥17377316383
基本二进制加法器ci+i的时间延迟为什么是2t -
******2872毛董 观察一位全加器的逻辑电路图,有3个输入ai,bi,ci;两个输出ci+1和si.如果ai,bi,和ci三个信号同时输入,那ci+1时间延迟显然不是2t,而是5t.但是当n个全加器级联成一个n位加器的时候,ci这个信号是从低位到高位一级一级产生的.而所有的ai和bi是同时输入的,等到ci到来时,除了最低位,ai和bi已经通过了异或门,因此这个3t的时间延迟不算,所以ci+1的时间延迟为2t.(保定学院软件工程专业)
@贲馥17377316383
如何由2个半加器构成1个全加器,请画出电路图 - 上学吧普法考试
******2872毛董 好象是不可以的,不太清楚.全加器好象是没有第一项真值表的功能的吧.
@贲馥17377316383
全加器电路图
******2872毛董 http://image.baidu.com/i?ct=503316480&z=&tn=baiduimagedetail&word=%C8%AB%BC%D3%C6%F7%B5%E7%C2%B7%CD%BC&in=30129&cl=2&lm=-1&pn=6&rn=1&di=43452259665&ln=786&fr=ala0&fmq=&ic=&s=&se=&sme=0&tab=&width=&height=&face=&is=&istype=#pn8&-1
